詳細說(shuō)明: 
一、培訓背景:
　　 FPGA即現場(chǎng)可編程門(mén)陣列。該器件集成度高、體積小，具有通過(guò)用戶(hù)編程實(shí)現專(zhuān)門(mén)應用的功能。它允許電路設計者利用基于計算機的開(kāi)發(fā)平臺，經(jīng)過(guò)設計輸入、仿真、測試和校驗，達到預期結果。它不但可以大大縮短設計周期、降低功耗、提高可靠性，并且可以提供方便的設計在線(xiàn)修改。FPGA器件成為研制開(kāi)發(fā)的理想器件，特別適合于產(chǎn)品樣機開(kāi)發(fā)和小批量生產(chǎn)，因此也有人把它稱(chēng)為可編程的ASIC。FPGA的市場(chǎng)發(fā)展十分迅速，如今它已廣泛用于通信、自動(dòng)控制、信息處理等諸多領(lǐng)域。越來(lái)越多電子設計人員在使用FPGA，熟練掌握FPGA設計技術(shù)已經(jīng)是對電子設計工程師的基本要求。
　　
二、培訓內容:
　　
1、FPGA基礎知識
　　電子自動(dòng)化工程（EDA）的基本特征及常用工具、可編程邏輯器件結構及特點(diǎn)（以XILINX公司的FPGA為例）:
　　ASIC到GPGA------FPGA的過(guò)去和未來(lái) FPGA的結構------邏輯單元之間可編程連接
　　邏輯單元的結構----- -可配置邏輯單元 I/O單元的結構------可配置I/O單元
　　其它可編程資源------RAM與鎖相環(huán) 常規數字邏輯的FPGA實(shí)現------加減乘選擇比較計數
　　Xilinx與Altera------FPGA產(chǎn)品系列 FPGA的設計開(kāi)發(fā)流程------設計輸入與綜合、仿真與編程
　　
2、 FPGA設計輸入的VERILOG描述
　　正確使用VERILOG語(yǔ)言來(lái)設計芯片模塊，并初步掌握綜合、仿真工具軟件對自己設計的模塊進(jìn)行仿真調試和邏輯驗證。完成培訓后，學(xué)員可以徹底消除芯片設計的神秘感，并為進(jìn)一步的學(xué)習打下基礎。
　　VERILOG的基本語(yǔ)法
　　RTL CODING STYLE的基本標準
　　激勵的創(chuàng )建和TESTBENCH的設計方法
　　仿真和綜合
　　
3、 XILINX的FOUNDATIONISE
　　設計輸入工具—原理圖與VERILOG編輯器
　　綜合實(shí)現工具—SYNTHESIS 、TRANSLATE、MAP、PAR
　　
4、FPGA設計的實(shí)踐演練
　　 設計任務(wù)的描述
　　 設計輸入的VERILOG描述
　　 仿真，綜合與實(shí)現
　　
三、培訓對象:
　　想從事通信、自動(dòng)控制、信息處理等諸多領(lǐng)域的電子設計工程師工作的人士。
　　
四、就業(yè)前景:
　　從業(yè)領(lǐng)域:所有與通信、自動(dòng)控制、信息處理等相關(guān)的行業(yè)及單位，熟練掌握FPGA設計技術(shù)已經(jīng)是對電子設計工程師的基本要求。
　　可任職務(wù):可在專(zhuān)業(yè)集成電路設計公司擔芯片設計人員；也可在家電制造、數碼產(chǎn)品、電子產(chǎn)品及生產(chǎn)廠(chǎng)家擔任相關(guān)開(kāi)發(fā)人員和技術(shù)支持、專(zhuān)業(yè)技術(shù)銷(xiāo)售人員。
　　可獲薪酬:年薪一般5萬(wàn)元以上，高的可達10——30萬(wàn)元。
　　
五、收費標準:學(xué)費2680元，報名費20元，教材費實(shí)收。